问题

我想在我的接口中模型外部拉动.

 interface inter();
  wire a;
  wire a_out;

  assign (pull1, strong0) a = (a_out === 1'b0) ? 1'b0 : 1'b1;
  // assign (pull1, strong0) a = a_out;
  // pullup p1 (a_out);
endinterface
 

所以当a_out为0时,a应该为0,但当a_out为Z时,a应该被拉到1.

目前我正在使用===进行比较,因为原语在接口中不起作用.

有没有更好的方法,因为我相信应该避免使用===?

我的主要应用程序是通过虚拟接口在类任务中使用此网络.

  最佳答案

如果只是将 a_out 的声明更改为

 tri1 a_out;
 

  相同标签的其他问题

verilogsystem-verilog